隨著摩爾定律逐漸逼近物理極限，晶片製程微縮效益有限，業界正尋求新的破口，而先進封裝（Advanced Packaging）成為近年最受矚目的技術之一。隨著台積電的CoWoS產能逐漸供不應求，陸續出現CoPoS、CoWoP等新技術，但這兩個技術和CoWoS差在哪裡？何時開始導入？相關資訊帶你一次看。
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從下圖可以看到，其實CoWoS、CoPoS、CoWoP堆疊方式有些不同，例如CoPoS主要是將中介層改成面板RDL；CoWoP則是透過開發技術含量較高的PCB主機板，來取代IC載板。
接著，我們來仔細介紹這3項技術的主要差異，但在此之前，要先了解這些延伸技術的根源──台積電的先進封裝CoWoS。
台積電先進封裝技術CoWoS，還細分為CoWoS-S、CoWoS-R、CoWoS-L。
CoWoS是台積電的2.5D、3D封裝技術，可分成「CoW」和「WoS」來看。
CoW（Chip-on-Wafer）是晶片堆疊，WoS（Wafer-on-Substrate）則是將晶片堆疊在基板上，所以CoWoS（Chip-on-Wafer-on-Substrate）的意思是把晶片堆疊起來，再封裝於基板上，最終形成2.5D、3D的型態，可減少晶片的空間，同時減少功耗和成本。
CoWoS是先將邏輯晶片與HBM（高頻寬記憶體）安裝在矽中介層（Interposer）上，透過中介層內部微小金屬線來整合左右不同晶片的電子訊號，同時經由矽穿孔（TSV）來連接下方基板，將訊號導向下方，最終透過金屬球（bumps）與外部電路銜接。
其中，CoWoS技術又分成CoWoS-R、CoWoS-L和CoWoS-S 3種技術，因中介層材質不同，成本也不同，客戶可依據自身條件選擇要哪樣技術。
目前成本最高的是CoWoS-S，因為其中介層採用「矽」（Silicon），也是主流方案，如NVIDIA H100、AMD MI300都使用CoWoS-S。然而，CoWoS-S因使用高純度矽材與TSV製程，加工難度大，且中介層面積受曝光機台限制，封裝尺寸上限大約為2700平方毫米。
CoWoS-R採用InFO中用到的互連技術，其中介層使用RDL（重布線層）來連接小晶片之間，支援彈性封裝設計，適合對成本較為敏感的AI ASIC應用、網通設備或邊緣AI。
至於CoWoS-L成本介於CoWoS-S、CoWoS-R之間，中介層使用LSI（局部矽互連，Local Silicon Interconnect）和RDL，即局部區域以矽中介層串連晶片，其他區域用RDL或基板，實現密集的晶片與晶片連接，支援高達12顆HBM記憶體的堆疊應用，可說結合CoWoS-S和CoWoS-R/InFO的技術優點。
台積電高效能封裝整合處處長侯上勇在Semicon Taiwan 2024專題演講中提到，由於頂部晶片（Top Die）成本非常高，CoWoS-L是比CoWoS-R、CoWoS-S更能滿足所有條件的最佳解，因此會從CoWoS-S逐步轉移至CoWoS-L，並稱CoWoS-L是未來藍圖要角。
有趣的是，也有人認為CoWoS-L意思是「Large」，專為超大型AI訓練平台與高整合度應用而設計，延續CoWoS-S架構，但進一步突破矽中介層尺寸限制，開發可支援超過2500平方毫米的超大面積中介層技術。
CoWoS「面板化」！解決成本、大尺寸晶片翹曲問題
了解CoWoS的技術分支後，接著來聊聊CoPoS和CoWoP。
由於AI晶片越來越大、設計越來越複雜，傳統的圓形晶圓在面積利用率和封裝效率逐漸受限，因此開始走向「以方代圓」，以面板（Panel）取代晶圓（Wafer），將晶片排列在矩形基板上，最後再透過封裝製程連接到底層的載板上，讓多顆晶片可以封裝一起，也就是所謂的「CoPoS」（Chip-on-Panel-on-Substrate）。
CoPoS是將晶片排列在方形「面板RDL層」，取代原先圓形的矽中介層，強化不同導電層與材料間的電路互連布局，提升面積利用率與產能。此外，因導入玻璃或藍寶石等新材料，方形尺寸可進行多顆晶片封裝、整合不同尺寸晶片，同時支援更大光罩、緩解晶片越大越明顯的翹曲問題。
業界分析，CoPoS是CoWoS-L或CoWoS-R的「矩形」變形概念，將傳統300毫米矽晶圓改為方形面板設計，尺寸310×310毫米、515×510毫米或750×620毫米等，目前供應鏈研發方向皆以台積電釋出的規格為主。不過CoPoS初步尺寸選定採用310×310毫米。
業界傳出，台積電預計2026年設立首條CoPoS實驗線，目標2028年底至2029年之間實現量產，第一個客戶就是輝達（NVIDIA）。此外，未來CoPoS封裝的方向，主要鎖定AI等高階應用，採用CoWoS-R製程的將鎖定博通，CoWoS-L則目標服務輝達及超微（AMD）。
至於CoPoS與FOPLP（扇出型面板級封裝，Fan-out Panel Level Packaging）差異在哪？前者用於AI高階晶片、中介層材料是從矽轉為玻璃，而後者用於PMIC、RFIC等低成本晶片的成熟製程，並不需要中介層，直接透過RDL互連。
砍掉封裝基板、BGA，CoWoP能成為CoWoS下個主要路線嗎？
至於「CoWoP」（Chip-on-Wafer-on-Platform PCB），是今年新出現的先進封裝路線。
該消息來自中國媒體「華爾街見聞」，是輝達從業12年的技術人員Anand Mannargudi在公司內部技術的簡報上的內容。目前傳出，輝達將在Rubin GPU系列的GR150晶片上，同時採用CoWoP與CoWoS兩種封裝技術。
從圖片可知，CoWoS包括GPU等邏輯IC、HBM、中介層、封裝基板（Package Substrate），但實際上，封裝基板下還要透過BGA（球柵陣列，Ball Grid Array）與PCB主機板（Platform PCB）連接。
由於CoWoS結構堆疊的「層級過多」，如同蓋樓一樣不斷堆疊，但當樓層越高的時候，訊號和電力要從底部傳輸到頂樓的距離就越長，損耗、成本也高。
因此，CoWoP打算把部分樓層拿掉，即直接砍掉成本高昂的封裝基板和BGA，並開發出技術含量較高的PCB主機板，使其直接承擔高精密度訊號與電源佈線，再將「晶片和中介層」這個組合直接安裝在PCB主機板。如此一來，晶片訊號可直接從中介層走到PCB主機板，使互連路徑更短、提升訊號完整性、散熱更好等。
目前輝達正測試CoWoP技術中，而台系供應鏈業者也證實，取代ABF載板的PCB主機板已正式送樣給輝達進行測試驗證。
等等，那WMCM技術又是什麼？
雖然這次主要都在講CoWoS和其延伸路線，但今年還有一個「WMCM」（晶圓級多晶片模組，Wafer-Level Multi-Chip Module）也相當值得關注，因為蘋果2026年將推出iPhone18，其搭載的A20處理器將使用這項技術。
據悉，WMCM是台積電InFO-PoP的升級版，為台積電與蘋果共同研發、屬於「蘋果專用」的封裝技術。
InFO-PoP是將記憶體直接堆疊在行動處理器上方，當記憶體容量增加時，散熱便成為問題。因此，WMCM是透過將IC邏輯晶片與DRAM進行平面封裝，取代傳統上下堆疊的方式，以RDL取代中介層。
由於WMCM使SoC、DRAM等不同元件在晶圓階段即整合完成，再切割為單顆晶片，因此不需要使用中介層或基板來連接晶粒，可改善散熱與訊號完整性。
＊本文出自《科技新報》，原文標題：CoWoS、CoPoS、CoWoP傻傻分不清，誰才是下一代最該關注的技術？
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責任編輯：陳芊吟
核稿編輯：倪旻勤
